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SiC JFET并聯(lián)難題大揭秘,這些挑戰(zhàn)讓工程師 “頭禿”!

發(fā)布時間:2025-03-06 來源:安森美 責(zé)任編輯:lina

【導(dǎo)讀】隨著Al工作負(fù)載日趨復(fù)雜和高耗能,能提供高能效并能夠處理高壓的可靠SiC JFET將越來越重要。我們將詳細(xì)介紹安森美(onsemi)SiC cascode JFET,內(nèi)容包括Cascode(共源共柵)關(guān)鍵參數(shù)和并聯(lián)振蕩的分析,以及設(shè)計指南。本文為第一篇,聚焦Cascode產(chǎn)品介紹、Cascode背景知識和并聯(lián)設(shè)計。


隨著Al工作負(fù)載日趨復(fù)雜和高耗能,能提供高能效并能夠處理高壓的可靠SiC JFET將越來越重要。我們將詳細(xì)介紹安森美(onsemi)SiC cascode JFET,內(nèi)容包括Cascode(共源共柵)關(guān)鍵參數(shù)和并聯(lián)振蕩的分析,以及設(shè)計指南。本文為第一篇,聚焦Cascode產(chǎn)品介紹、Cascode背景知識和并聯(lián)設(shè)計。



簡介


大電流操作通常需要直接并聯(lián)功率半導(dǎo)體器件。出于成本或布局的考慮,并聯(lián)分立器件通常是優(yōu)選方案。另一種替代方案是使用功率模塊,但這些模塊實際上也是通過并聯(lián)芯片實現(xiàn)的。本文總結(jié)了適用于所有并聯(lián)電壓柵控型功率半導(dǎo)體(如SiC JFET cascode、SiC MOSFET、Si MOSFET、IGBT等)的通用最佳實踐方案。并聯(lián)Cascode等高增益器件尤其具有挑戰(zhàn)性。遵循這些實踐方案有助于成功實現(xiàn) SiC JFET cascode的并聯(lián)工作。



Cascode背景知識



如圖 1 所示,cascode 結(jié)構(gòu)是由一個常開 SiC JFET(碳化硅結(jié)型場效應(yīng)晶體管) 與一個低壓 Si MOSFET (硅金屬-氧化物半導(dǎo)體場效應(yīng)晶體管)串聯(lián)而成。JFET的 柵極直接連接到 MOSFET 的源極,JFET 的柵極電阻是 JFET 芯片的一部分。


MOSFET 漏極-源極電壓是 JFET 柵極-源極電壓的反相,從而使cascode 結(jié)構(gòu)呈現(xiàn)常關(guān)特性。正如《Cascode入門》中所述,Cascode與其他功率晶體管的主要區(qū)別在于,一旦 VDS超過 JFET 的閾值電壓,就沒有柵極-漏極電容。  這是因為 JFET 沒有漏極-源極電容,因此Cascode結(jié)構(gòu)的開關(guān)速度極快。  這一特性與寄生電感問題相結(jié)合,是Cascode并聯(lián)工作中需要解決的核心問題。


SiC JFET并聯(lián)難題大揭秘,這些挑戰(zhàn)讓工程師 “頭禿”!

圖 1 帶雜散阻抗的Cascode結(jié)構(gòu)



并聯(lián)的挑戰(zhàn)



靜態(tài)電流失配


靜態(tài)電流失配是指并聯(lián)器件在開關(guān)瞬態(tài)穩(wěn)定后,并聯(lián)器件之間的電流不匹配現(xiàn)象。對于具有熱不穩(wěn)定性(如負(fù)溫度系數(shù)導(dǎo)通電阻的舊式硅二極管或穿通型IGBT)的器件尤其值得關(guān)注。如果各個器件導(dǎo)通電阻的變化(分布)足夠?。唇?jīng)過分選的器件),并且為了彌補(bǔ)不可避免的電流失配而留有裕量,則具有負(fù)溫度系數(shù)的器件可以成功并聯(lián)。


有一個廣為流傳的誤解,認(rèn)為正溫度系數(shù)導(dǎo)通電阻能強(qiáng)制均流,從而有利于并聯(lián)。實際上,正溫度系數(shù)僅確保熱穩(wěn)定性?,F(xiàn)代功率半導(dǎo)體(包括 SiC JFET、SiC MOSFET、場截止 IGBT 等)的參數(shù)分布較窄,這進(jìn)一步強(qiáng)化了人們對于正溫度系數(shù)在均流方面具有強(qiáng)大作用的看法,但決定靜態(tài)均流的是參數(shù)分布和共同的散熱裝置。


動態(tài)電流失配


SiC JFET并聯(lián)難題大揭秘,這些挑戰(zhàn)讓工程師 “頭禿”!


圖2 閾值電壓失配導(dǎo)致的動態(tài)電流失配


動態(tài)電流失配是由MOS柵控器件和JFET器件固有的器件間閾值電壓變化、電流環(huán)路的不對稱性以及柵極驅(qū)動器之間傳播時延差異(如果適用的話)所引起的。閾值電壓較低的部件會較早導(dǎo)通、較晚關(guān)斷,因此會產(chǎn)生更多的硬開關(guān)損耗。在開關(guān)頻率非常高的情況下,這種情況更加令人擔(dān)憂。


圖2顯示了兩個并聯(lián)cascode電路在導(dǎo)通時的動態(tài)失配。電流失配迅速減小是典型的現(xiàn)象,因為穩(wěn)態(tài)均流主要由RDS(on)決定。在計算中,使用數(shù)據(jù)表中RDS(on)和RθJC的最大值,可以為并聯(lián)時的靜態(tài)和動態(tài)電流失配提供安全裕量。




并聯(lián)設(shè)計還有哪些挑戰(zhàn)?后續(xù)推文我們將繼續(xù)介紹。



文章來源:安森美,本文作者:Jonathan Dodge, P.E., Mike Zhu, Shusun Qu ,Mike Tian


免責(zé)聲明:本文為轉(zhuǎn)載文章,轉(zhuǎn)載此文目的在于傳遞更多信息,版權(quán)歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權(quán)問題,請聯(lián)系小編進(jìn)行處理。


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