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電路基礎(chǔ):晶振電路設(shè)計方案及建議

發(fā)布時間:2016-06-30 責(zé)任編輯:wenwei

【導(dǎo)讀】該文將討論晶振電路設(shè)計方案,并解釋電路中的各個元器件的具體作用,并且在元器件數(shù)值的選擇上提供指導(dǎo)。最后,就消除晶振不穩(wěn)定和起振問題,最后文章還將給出了一些建議措施。

1 晶振的等效電氣特性

(1) 概念

[1] 晶片,石英晶體或晶體、晶振、石英晶體諧振器

從一塊石英晶體上按一定方位角切下薄片。

[2] 晶體振蕩器

在封裝內(nèi)部添加IC組成振蕩電路的晶體元件稱為晶體振蕩器。

(2) 晶振等效電路
 
電路基礎(chǔ):晶振電路設(shè)計方案及建議 
圖1. 晶振的等效電路

圖1展示了晶振等效的電路。R是ESR串聯(lián)等效阻抗,L和C分別是晶振等效電感和等效電容。Cp是晶振的伴身電容,其極性取決于晶振的極性。

圖2是晶振的電抗頻譜線。
 
電路基礎(chǔ):晶振電路設(shè)計方案及建議
圖2. 晶振的電抗頻譜線

根據(jù)圖 2,當(dāng)晶振工作在串聯(lián)諧振狀態(tài)下時,電路就似一個純電阻電路,感抗等于容抗(XL=XC)。串聯(lián)諧振的頻率為:
 
電路基礎(chǔ):晶振電路設(shè)計方案及建議
 
當(dāng)晶振工作在并聯(lián)諧振模式時,晶振表現(xiàn)為感性。該模式的工作頻率由晶振的負載決定。對于并聯(lián)諧振狀態(tài)的晶振,晶振制造商應(yīng)該指定負載電容CL。在這種模式下,振動頻率由下式給出
 
電路基礎(chǔ):晶振電路設(shè)計方案及建議
 
在并聯(lián)諧振模式下,電抗線中fs到fa的斜線區(qū)域內(nèi),通過調(diào)整晶振的負載,如圖2,晶振都可以振蕩起來。

2 晶振電路的設(shè)計

圖3所示為推薦的晶振振蕩電路圖。這樣的組成可以使晶振處于并聯(lián)諧振模式。反相器在芯片內(nèi)體現(xiàn)為一個AB型放大器,它將輸入的電量相移大約180°后輸出;并且由晶振,R1,C1和C2組成的π型網(wǎng)絡(luò)產(chǎn)生另外180°的相移。所以整個環(huán)路的相移為360°。這滿足了保持振蕩的一個條件。其它的條件,比如正確起振和保持振蕩,則要求閉環(huán)增益應(yīng)≥1。
 
電路基礎(chǔ):晶振電路設(shè)計方案及建議
圖3. 晶振振蕩器設(shè)計電路

反相器附近的電阻Rf產(chǎn)生負反饋,它將反相器設(shè)定在中間補償區(qū)附近,使反相器工作在高增益線性區(qū)域。電阻值很高,范圍通常在500KΩ ~2MΩ內(nèi)。

圖示的C1,C2就是為晶振工作在并聯(lián)諧振狀態(tài)下得到加載電容CL的電容。關(guān)于最優(yōu)的加載電容CL的計算公式為:
 
電路基礎(chǔ):晶振電路設(shè)計方案及建議
 
這里CS是PCB的漂移電容(stray capacitance),用于計算目的時,典型值為5pf?,F(xiàn)在C1和C2選擇出來滿足上面等式。通常選擇的C1和C2是大致相等的。C1和/或C2的數(shù)值較大,這提高了頻率的穩(wěn)定性,但減小了環(huán)路增益,可能引發(fā)起振問題。

R1是驅(qū)動限流電阻,主要功能是限制反相器輸出,這樣晶振不會被過驅(qū)動(over driven)。R1、C1組構(gòu)成分壓電路,這些元器件的數(shù)值是以這樣的方式進行計算的:反相器的輸出接近rail-to-rail值,輸入到晶振的信號是rail-to-rail的60%,通常實際是令R1的電阻值和的C1容抗值相等,即R1 ≈ XC1。這使晶振只取得反相器輸出信號的一半。要一直保證晶振消耗的功率在廠商說明書規(guī)定范圍內(nèi)。過驅(qū)動會損壞晶振。

理想情況下,反相器提供180°相移。但是,反相器的內(nèi)在延遲會產(chǎn)生額外相移,而這個額外相移與內(nèi)在延遲成比例。為保證環(huán)路全相移為n360°,π 型網(wǎng)絡(luò)應(yīng)根據(jù)反相器的延遲情況,提供小于180°的相移。R1的調(diào)整可以滿足這一點。使用固定大小的C1和C2,閉環(huán)增益和相位可隨R1變化。如果上述兩個條件均得到了滿足,在一些應(yīng)用中,R1可以忽略掉。

一些芯片內(nèi)置了全部這些外部器件(Rf, R1, C1, and C2),因此消除了電路設(shè)計師的煩惱。這種情況下,只要把晶振連接在XTAL和XTAL引腳上即可。

提示:

選擇ESR小的晶振,有利于解決起振問題。較小的ESR可以增加環(huán)路增益。

在PCB板上縮短線路可以減小漂移電容。這也有利于解決晶振起振和振蕩頻率的問題。

在工作的溫度下和工作的電壓范圍內(nèi)經(jīng)常性測試一下電路,以確保晶振起振和持續(xù)振蕩。必要的時候調(diào)整元器件的數(shù)值。

為了取得最好效果,晶振的設(shè)計,用至少0.4 Vdd(峰峰值)的電平驅(qū)動時鐘反相器。調(diào)節(jié)晶振不能滿足要求。為了獲得進一步的設(shè)計協(xié)助,請聯(lián)系晶振制造商。

為了優(yōu)化R1,我們推薦先計算C1和C2(前面已經(jīng)解釋過如何計算)。將R1替換成電位計,將其初始值設(shè)置到大約XC1。如果需要,調(diào)節(jié)電位計的設(shè)置,直到晶振起振并在穩(wěn)態(tài)條件下保持振蕩。



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